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SynaptiCAD Product Suite v20.5

軟件大?。?/span>1KB

用戶評(píng)分：

軟件類型：國(guó)產(chǎn)軟件

運(yùn)行環(huán)境：Win All

軟件語(yǔ)言：簡(jiǎn)體中文

軟件分類：應(yīng)用軟件

更新時(shí)間：2025-09-27 16:41:29

授權(quán)方式：免費(fèi)軟件

插件情況：無插件

好用221
98%
不好用5
2%

起點(diǎn)本地下載

標(biāo)簽： 電氣設(shè)計(jì) 草圖

軟件簡(jiǎn)介軟件截圖精品軟件用戶評(píng)論

SynaptiCAD Product Suite專注于電氣設(shè)計(jì)，快速完成工作設(shè)計(jì)。軟件擁有可視化環(huán)境，每一步操作實(shí)時(shí)呈現(xiàn)，小白可以輕松上手使用，在線模擬想法，快速處理各種細(xì)節(jié)問題!

SynaptiCAD Product Suite說明

該資源為網(wǎng)盤資源，請(qǐng)?zhí)崆鞍惭b好百度網(wǎng)盤。

SynaptiCAD Product Suite特色

一、項(xiàng)目級(jí)功能

Project Window中的New Port Mappings和Parm Mappings文件夾顯示了測(cè)試模型如何連接到測(cè)試平臺(tái)。此外，讓用戶更改映射。

Port Mappings圖標(biāo)顏色指示映射是默認(rèn)映射(綠色)還是自定義映射(橙色)。在默認(rèn)映射中，在測(cè)試平臺(tái)中創(chuàng)建的信號(hào)與被測(cè)模型中端口的確切名稱相匹配。當(dāng)您想要測(cè)試諸如兩個(gè)級(jí)聯(lián)并行加法器電路之類的設(shè)計(jì)而不首先創(chuàng)建包裝兩個(gè)加法器的模塊時(shí)，自定義映射會(huì)很有用。

二、BuHunter功能

tep Over和Step Into按鈕將啟動(dòng)模擬器(如果尚未啟動(dòng))。

GUI允許您在模擬完成后查詢模擬狀態(tài)，直到您按下紅色“結(jié)束模擬”按鈕。必須先按“結(jié)束模擬”按鈕，然后才能開始新的模擬。

為GUI添加了模擬調(diào)用堆棧顯示。這對(duì)于調(diào)試任務(wù)和函數(shù)的調(diào)用很有用。

三、時(shí)序圖級(jí)別功能

在項(xiàng)目窗口中顯示包變量以便于調(diào)試。

在“項(xiàng)目”菜單中添加了“導(dǎo)出時(shí)序圖”，以將項(xiàng)目中列出的所有時(shí)序圖導(dǎo)出為特定格式。此功能適用于WaveFormer Pro和DataSheet Pro。請(qǐng)參見第11.3節(jié)“導(dǎo)出一般說明”。

新的命令行選項(xiàng)-M將第二個(gè)時(shí)序圖合并到正在加載的時(shí)序圖(以前此功能只能從GUI訪問，現(xiàn)在可以作為批處理操作執(zhí)行)。

擴(kuò)展VCD文件導(dǎo)入兼容性。

SynaptiCAD Product Suite亮點(diǎn)

1、以圖形方式生成VHDL，Verilog和SPICE測(cè)試臺(tái)

WaveFormer Pro，用于僅用于刺激的測(cè)試臺(tái)

WaveFormer Pro與反應(yīng)式測(cè)試臺(tái)生成

TestBencher Pro創(chuàng)建基于事務(wù)的測(cè)試臺(tái)

SPICE測(cè)試臺(tái)激勵(lì)(模擬和數(shù)字)

2、在Vhdl和Verilog

V2V 之間進(jìn)行翻譯：自己動(dòng)手翻譯工具

全方位服務(wù)的VHDL和Verilog翻譯：我們?yōu)槟?wù)

3、模擬和調(diào)試VHDL和Verilog設(shè)計(jì)

VeriLogger Extreme：高性能Verilog 2001仿真器

BugHunter Pro：適用于所有HDL仿真

器的圖形調(diào)試器Gigawave Viewer：VCD / SPICE波形查看器動(dòng)態(tài)

門：網(wǎng)表分析器

4、創(chuàng)建和導(dǎo)航Verilog和VHDL代碼

輕松：狀態(tài)圖和框圖編輯器

HDL伴侶：探索和創(chuàng)建VHDL和Verilog設(shè)計(jì)

IO Checker：驗(yàn)證FPGA和PCB之間的數(shù)百個(gè)引腳

5、查看波形并將其導(dǎo)出到：

安捷倫測(cè)試設(shè)備，泰克測(cè)試設(shè)備，

模擬和數(shù)字模擬器

6、繪制和分析時(shí)序圖

DataSheet Pro：專業(yè)數(shù)據(jù)表編輯器

WaveFormer Pro：時(shí)序圖編輯器和波形轉(zhuǎn)換器

Timing Diagrammer Pro：時(shí)序圖編輯器

SynaptiCAD Product Suite優(yōu)勢(shì)

1、TestBencher Pro

用于從獨(dú)立于語(yǔ)言的時(shí)序邏輯表生成交互式VHDL,Verilog, OpenVera,e, 和TestBuilder 測(cè)試基準(zhǔn)及總線功能的模型。生成的測(cè)試基準(zhǔn)能提供基于仿真相應(yīng)的不同的激發(fā)向量，以便于測(cè)試基準(zhǔn)功能作為一個(gè)被測(cè)試系統(tǒng)環(huán)境的動(dòng)作模型正常工作。TestBencher Pro是一個(gè)優(yōu)秀的測(cè)試大規(guī)模FPGA 和 ASIC設(shè)計(jì)的工具。

2、BugHunter Pro

一款用于 Verilog， VHDL 和 C++ 模擬器的圖形調(diào)試系統(tǒng)。BugHunter 支持所有主要的 HDL 模擬器，其主要功能包括：?jiǎn)我徊襟E調(diào)試、波形數(shù)據(jù)串流、項(xiàng)目管理等等。可以偵測(cè)程序與幫助系統(tǒng)的交互過程從而發(fā)現(xiàn)問題所在。

3、VeriLogger Pro

Verilog模擬器軟件。提供一個(gè)綜合了傳統(tǒng)Verilog模擬器所有特征的仿真環(huán)境，它具有強(qiáng)大的圖形測(cè)試矢量產(chǎn)生器。VeriLogger的快速模型測(cè)試使用戶可以對(duì)設(shè)計(jì)中的每個(gè)模型進(jìn)行“自底向上”的測(cè)試。

4、WaveFormer Pro

由時(shí)序圖分析器、模擬器和測(cè)試向量生成器組合而成。它為設(shè)計(jì)人員提供了一個(gè)集成的環(huán)境，可以用來開發(fā)數(shù)字和模擬線路的時(shí)序圖。WaveFormer Pro可以由Spice模擬器，Mathematica，或Matlab等工具輸入模擬數(shù)據(jù)。還可以利用WaveFormer Pro 內(nèi)部擁有的波形函數(shù)直接生成模擬信號(hào);或者將從總線上得到的數(shù)字信號(hào)變換成模擬信號(hào)。還可以將模擬信號(hào)波形逐段線性地變換成Spice模擬器的電壓信號(hào)源。

5、SimuTAG

一款功能強(qiáng)大和實(shí)時(shí)地查證出 FPGAs 的錯(cuò)誤的系統(tǒng)?？山?jīng)由比較FPGA 功能規(guī)則反證RTL樣式模擬規(guī)則，迅速發(fā)現(xiàn)邏輯和綜合錯(cuò)誤。

6、PinPort

提供數(shù)字硬件與Verilog 或C++的虛擬接口環(huán)境。

7、DataSheet Pro

時(shí)間表文件夾管理工具。

8、Timing Diagrammer Pro

時(shí)間表設(shè)計(jì)工具

9、Gigawave Viewer

波形觀測(cè)器。